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Hortensia Mecha López
Despacho 3.37 |
Papers
PhD Thesis
"Técnicas de Estimización de Características Físicas en Síntesis de Alto Nivel "
Tesis doctoral , Junio 1996
Directora: Dra. Milagros Fernández Centeno
Books
"La familia del MC68000 Lenguaje Ensamblador. Conexión y Programación de Interfaces" J. Septién, H. Mecha, R. Moreno, K. Olcoz
Editorial Síntesis S.A, España 1995
Books chapters
“Estimation of Circuit Physical Features in High Level Synthesis Based on Standard Cells” M. Fernández, H. Mecha.
"Advanced Techniques for Embedded Systems Design and Test", pp. 179-199, Kluwer Academic Publishers ISBN 0-7923-8128-9, Holanda 1998
Journal reports
"Clock Cycle Estimation Based on Dead Time and Control Unit Area Minimization" H. Mecha, M. Fernández, R. Hermida, D. Mozos, K. Olcoz
Microprocessing and Microprogramming, The Euromicro Journal, vol 40, pg. 821-824, 1994 North-Holland ISSN 0165-6074/94
"FIDIAS: an Integral Approach to High Level Synthesis" J. Septién, D. Mozos, F. Tirado, R. Hermida, M. Fernández, H. Mecha.
IEE Proceedings Circuits, Devices and System, vol 142, pp. 227-235, Ed. IEEE,
"A Method for Area Estimation of Data-path in High Level Synthesis" H. Mecha, M. Fernández, J. Septién, D. Mozos, F. Tirado, K. Olcoz. IEEE Transactions on Computer Aided Design, vol. 15, pp. 258-265, ISSN 0278-0070, EEUU 1996
"An unified approach for scheduling and allocation" R. Moreno, R. Hermida, M. Fernández, H. Mecha.
INTEGRATION, the VLSI Journal, vol. 23, pp. 1,35 Ed. Elsevier Science BV ISSN 0167-926, Holanda 1997
"Unified data path allocation and BIST intrusion" K. Olcoz, F. Tirado, H. Mecha
INTEGRATION, the VLSI Journal , vol. 28, pp. 55-99, Ed. Elsevier Science BV ISSN 0167-9260, Holanda 1999
Conferences and workshops
"Influencias de factores del Nivel Físico en la Estimación de Area y Tiempo en Síntesis de Alto Nivel" H. Mecha, J. Septién, R. Hermida, K. Olcoz
VII. VII Congreso de Diseño de Circuitos Integrados, DCIS’92, pp. 521-522. Toledo (España) 1992
"Testability- and Cost Driven Hardware Allocation" K. Olcoz, F. Tirado, D. Mozos, J Septién, R. Moreno, H. Mecha.
First International Test Synthesis Workshop Santa Bárbara (EEUU), 1994
"Un Método de Estimación de Área en Síntesis de Alto Nivel" H. Mecha, M. Fernández, J. Septién, R. Hermida, R. Moreno.
IX Congreso de Diseño de Circuitos Integrados, DCIS’94. Las Palmas (España)
"Integración del Análisis y Mejora de la Testabilidad en una herramienta de SAN" K. Olcoz, F. Tirado, H. Mecha, D. Mozos, J.M. Mendías
IX Congreso de Diseño de Circuitos Integrados, DCIS’94, pp. 325-332, Las Palmas (España)
"Algoritmo de Selección del Ciclo de Reloj en Síntesis de Alto Nivel considerando el Retardo del Interconexionado" H. Mecha, M. Fernández, J. Septién
XI Design of Integrated Circuits and Systems Conference, ISBN 84-89.349-83-5, pp. 361-366, Barcelona 1996
"Clock Cycle Selection Considering Interconnection Delay in High Level Synthesis" H. Mecha, M. Fernández, R. Hermida
22nd Euromicro Conference, Beyond 2000: Hardware/Software Design Strategies IEEE Computer Society, ISBN 0-8186-7703-1 , pp. 144-149, Praga 1996
”Interconnection Delay and Clock Cycle Selection in High Level Synthesis" H. Mecha, M. Fernández,
International Conference on VLSI Design (VLSID'97), IEEE Computer Press ISBN 0-8186-7755-4/96, pp. 504-505, Hyderabad, India1997
"FPGAs Timing Computations Targeted To RTL Estimations" R. Maestre , M. Fernández, H. Mecha,
XII Design of Circuits and Integrated Systems Conference, pp 261-266, Ed. CORIA GRAFICA SL ISBN 84-88783-28-0 , Sevilla 1997
"Simulador de Ferrocarril Metropolitano" J. A. López, H. Mecha, B. de Andrés,
XVIII Jornadas de Automática pp. 113,118, Girona 1997
"A macroscopic time and cost estimation model allowing task parallelism" J. A. Maestro, D. Mozos, H. Mecha.
Design Automation and Test in Europe, DATE98, pp. 218-225, Paris 1998
"Planificación de las Comunicaciones en un entorno de Codiseño Hardware/Software"
J. Resano, E. Pérez, D. Mozos, H. Mecha, J. Septién Seminario Anual de Automática, Electrónica Industrial e Instrumentación, Alcalá de Henares, 2002"Communication Scheduling Integration during Hardware/Software Partitioning" J. Resano, E. Pérez, D. Mozos, H. Mecha, J. Septién XVII Design of Circuits and Integrated Systems Conference, Santander 2002
"Analyzing Communication Overhead during Hardware/Software Partitioning" J. Resano, E. Pérez, D. Mozos, H. Mecha, J. Septién. First International Wokshop on Embedded System Codesign ESCODES'02, pp. 16-21 California 2002
"A hardware/software partitioning and scheduling approach for embedded systems with low-power and high performance requirements". Resano, D. Mozos, E. Pérez , H. Mecha, J. Septién. XIII International Workshop on Power And Timing Modeling Optimization and Simulation, PATMOS 03, September 2003, Italy (accepted)
"A Multi-objective Dynamic Cost Function for Codesign Hardware/Software Partitioning"E. Pérez, J. Resano, D. Mozos, H. Mecha, J. Septién. XVIII Design of Circuits and Integrated Systems Conference, DCIS'03, Ciudad Real 2003 (Accepted)
"A vertex-list approach to 2D HW multitasking management in RTR FPGAs " J. Tabero, J. Septién, H. Mecha, D. Mozos, S. Román. XVIII Design of Circuits and Integrated Systems Conference, DCIS'03, Ciudad Real 2003 (Accepted)
"Partition-based Algorithm for Efficient 2D HW Multitasking" Román, S., Septién, J., Mecha, H., Mozos, D., Tabero,J.. Work in Progress Session of the EUROMICRO /DSD conference, Turkey, September 2003, (Accepted)
"Efficient Hardware Multitasking through Space Multiplexing in 2D RTR FPGAs" Tabero, J. , Septién, J., Mecha, H., Mozos, D., Román, S. Work in Progress Session of the EUROMICRO /DSD conference, Turkey, September 2003, (Accepted)
"Función de Coste Dinámica para Particionamiento HW/SW Multiobjetivo " E. Pérez, J. Resano, D. Mozos, H. Mecha, S. Román, Seminario Anual de Automática, Electrónica Industrial e Instrumentación, SAAEI 03, Vigo (Accepted)
"Algoritmo de Complejidad Constante para una Gestión Eficiente de FPGAs Dinámicamente Reconfigurables en 2D" Román Navarro S., Septién del Castillo J., Mecha López H., Jornadas de Computación Reconfigurable, JCR 2003, Madrid, (Accepted)
"Gestión de Hardware 2D Multitarea en FPGAs Dinámicamente Reconfigurables Basado en Listas de Vértices" Tabero J, Septién J, Mecha H, Mozos D, .Jornadas de Computación Reconfigurable, JCR 2003, Madrid, (Accepted)
Correo electrónico: horten@dacya.ucm.es
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