Juan lanchares Dávila es Profesor Titular de Universidad desde el año 2000 en el Departamento de Arquitectura de Computadores y Automática de la Facultad de Informática de la Universidad Complutense de Madrid. Es licenciado en Ciencias Físicas (1990), especialidad Cálculo Automático y Doctor en CC Físicas (1995) con una tesis que versa sobre la optimización de circuitos lógicos multinivel aplicando técnicas evolutivas.

Desde el año 1995 dirige un grupo de investigación que en el año 1998 se integró en ArTeCS (Architecture and Technology of Computing Systems) dirigido por los profesores D.Francisco Tirado y D.Roman Hermida. Desde el año 1998 es el responsable de la sección de ArTeCS Arquitecturas Paralelas y Algoritmos Bioinspirados dedicada al estudio de herramientas CAD bioinspiradas.

Su principal línea de investigación es el estudio de herramientas CAD utilizando técnicas evolutivas y bioinspiradas para la optimización y resolución de los problemas. En este campo ha estudiado la optimización del rendimiento y el área de circuitos lógicos multinivel, la partición, ubicación y rutado en FPGAS y sistemas multi-FPGA. También ha aplicado estas técnicas a la Síntesis de Alto Nivel y el Co-diseño, a la optimización de Estructuras de Datos Dinámicas y Gestores de Memoria Dinámica para la mejora del consumo, el rendimiento y el uso de memoria en sistemas empotrados. Además ha realizado investigaciones relacionadas con procesadores superescalares asíncronos, optimización de consumo de memoria mediante caches dinámicas y optimización del consumo de potencia en las unidades funcionales de procesadores superescalares. Esta actividad se ha visto reconocida con la evaluación positiva de tres tramos de investigación (sexenios) por la CNAI del Ministerio de Educación y Ciencia en los años 1998, 2004 y 2010.

Ha participado en un total de 12 proyectos de investigación ( 1 Cosolider-Ingenio, 6 CICYT, 2 de la Comunidad de Madrid, 1 de la UCM, 2 de I+D con la empresa Indra.sa, y un AVANZA) de los cuales ha sido, investigador principal en 3. Además ha pertenecido a dos redes internacionales de relevancia (European Network of Excellence on High-Performance Embedded Architectures and Compilers (HIPEAC) y European Network of Excellence on High-Performance Embedded Architectures and Compilers). Por último, ha participado 3 proyectos del Programa de Creación y Consolidación de Grupos de Investigación de la UCM- Comunidad de Madrid.

Desde el año 1992 ha impartido clase de más de 33 asignaturas diferentes en todos los niveles (diplomatura, licenciatura, grado, máster y doctorado), en distintas estudios (CC. Físicas, Ingeniería Electrónica, Ingeniería Técnica en Informática Gestión, Ingeniería Técnica en Informática de Sistemas, Ingeniería Informática, Grado en Ingeniería de Computadores, Grado en Ingeniería Informática, Grado en Ingeniería del Software) en la Universidad Complutense de Madrid. Es profesor de los cursos CFI on line que se imparten a través del Campus Virtual de la UCM.

Desde el año 1997 ha impartido 4 asignaturas de tercer ciclo una de ellas en el Plan de Doctorado en Ingeniería Informática con Mención de Calidad de la ANECA. En todas ellas ha sido el coordinador de las asignaturas. Ha dirigido 6 tesis doctorales (3 codirigidas), 3 de ellas en Plan de Doctorado con Mención de Calidad de la ANECA. Por otro lado ha publicado un libro de docencia en la editorial Pearson-Prentice Hall.

Ha sido Secretario de la Facultad Informática desde año 2000 al 2006. Como consecuencia de este puesto ha ejercido como secretario del Tribunal de Compensación, Secretario de la Comisión de Edificio, Secretario de la Comisión Económica, Secretario de la Junta de Facultad y Secretario de la Junta Electoral. También ha sido Coordinador del programa Europeo Socrates/Erasmus del 2006 al 2010 para la Universidad Pierre et Marie Curie (París VI).

PUBLICACIONES

[Descarga de artículos: Enlace al sitio web del Grupo ArTeCs-UCM]

Editor de revistar indexadas

· Editores: J. Ignacio Hidalgo, Juan Lanchares, Francisco Fernandez-de-Vega, Erick Cantú-Paz, Albert Zomaya. Titulo: Parallel computing. Special Issue on Parallel Architectures and Bioinspired Algorithms. ISSN: 0167-8191.Imprint: NORTH-HOLLAND. Editorial elsevier

· Editores: José Luis Risco Martín, Juan Lanchares, Carlos A. Coello Coello. Título: Soft Computing - A Fusion of Foundations, Methodologies and Applications. special issue on Evolutionary Computation on General Purpose Graphics Processing Units. ISSN: 1432-7643 (print version). ISSN: 1433-7479 (electronic version). Editorial: Springer -

Capítulos de libro

· José L. Risco-Martín, David Atienza, J. Ignacio Hidalgo, and Juan Lanchares,.Parallel and Distributed Optimization of Dynamic Data Structures for Multimedia Embedded Systems. Parallel and Distributed Computational Intelligence . Serie: Studies in Computational Intelligence. Editores: F. Fernández de Vega, E.Cantú-Paz (Eds.): Paral. and Distrib. Comp. Intel., SCI 269, pp. 113–141.. .Springer-Verlag Berlin Heidelberg. Isbn: 978-3-642-10674-3. 2010

· Fernández, J.I.Hidalgo, J.M.Sánchez, J.Lanchares. Evolvable machines: theory & practice. Serie: Studies on fuzziness and soft computing. Vol. 161, ISBN: 3-540-22905-1. Editores: Nedjah, Nadia ,de Macedo Mourelle, Luiza. Volumen 161, pp. 151-177, Springer-Verlag. 2005

Revistas

· J.M. Colmenar , O. Garnica , J. Lanchares , J.I. Hidalgo. Characterizing Asynchronous Variable Latencies through Probability Distribution Functions . Microprocessors and Microsystems.ISSN: 0141-9331. Volumen 33, Issues 7-8, October-November 2009, Pages 483-497. DOI:10.1016/j.micpro.2009.09.005 .Fecha: 2009

· Christos Baloukas, Jose L. Risco-Martin, David Atienza, Christophe Poucet, Lazaros Papadopoulos, Stylianos Mamagkakis, Dimitrios Soudris, J. Ignacio Hidalgo, Francky Catthoor, Juan Lanchares. Optimization Methodology of Dynamic Data Structures based on Genetic Algorithms for Multimedia Embedded Systems. Journal of Systems and Software. ISSN: 0164-1212.Volumen 82, Issue 4, April 2009, Pages 590-602. ELSEVIER. DOI:10.1016/j.jss.2008.08.032. Fecha: 2009

· David Atienza, J.Ignacio Hidalgo, Juan Lanchares, and Jose L. Risco-Martin. A Parallel Evolutionary Algorithm to Optimize Dynamic Data Types in Embedded Systems. Soft computing JOURNAL. ISSN: 1432-7643. Volumen 12, num. 12, 2008, p. 1157-1167. DOI: 10.1007/s00500-008-0295-y. 2008

· G.Miñana, J.I.Hidalgo J.Lanchares, J.M.Colmenar, O. Garnica. Reducing Power of Functional Units in High Performance Processors by Checking Instruction Codes and Resizing Adders. IEE Proceedings-computers and digital techniques (desde el 2007 IET Computers & Digital Techniques con ISSN: 1751-8601)..ISSN anterior al año 2007: 1350-2387.Volumen: 1 nº 2, pp.113-119. DOI: 10.1049/iet-cdt: 20060194. Marzo 2007

· F.Fernandez,J.I.Hidalgo, J.Lanchares, J.M. Sanchez. A methodology for reconfigurable hardware design based upon evolutionary computation. Microprocessor and Microsystems. ISSN: 0141-9331. Clave: A; Volumen: 28, issue 7; pp. 363-371; Fecha: septiembre 2004. Elsevier science. DOI:10.1016/j.micpro.2009.09.005 . Fecha: 2004

· J. de Vicente, J.Lanchares, R.Hermida. Annealing placement by thermodynamic combinatorial optimization. ACM Transaction on Design Automation of Electronic Systems; ISSN: 1084-4309. Clave: A Vol.9 No. 3; pp. 310-332; Editorial: ACM; DOI: 10.1145/1013948.1013951. Julio 2004

· J. de Vicente, J.Lanchares, R.Hermida. Placement by Thermodynamic Simulated Annealing. Physics Letters A;ISSN: 0375-9601. Clave: A; Volumen: 317/5-6; pp. 415-423.Elsevier Science. 2003

· O.Garnica, J.Lanchares, R.Hermida . Optimization of asynchronous delay-insensitive pipeline latency using stage reorganization and optimal stage parameter estimation. Fundamenta Informaticae. ISSN 0169-2968. Clave: A; Volumen: 50, número: 2; pp.155-174; Fecha: 2002. IOS press; Holanda

· J. Lanchares, J.I.Hidalgo, J.M.Sánchez.. Boolean Networks Decomposition Using Genetic Algorithms. Microelectronics Journal; ISSN 0026-2692 .Clave: A, Volumen: 28, Nº5; pp. 551-561 Fecha: 1997 . Elsevier Science; Reino Unido

· J.Lanchares, J.I.Hidalgo. J.M.Sánchez. A Method For Multiple Level Logic Synthesis Based Upon The SA Algorithm. Microelectronics Journal ISSN: 0026-2692. Clave: A Volumen: 28, Nº 2 pp.143-150 Fecha: 1997. Elsevier Science . Reino Unido

· J.M.Sánchez, O.Garnica, J.Lanchares. A Genetic Algorithm for Reducing the State Number of Incompletely Specified Finite State Machines. Microelectronics Journal, ISSN: 0026-2692. Clave: A, Volumen: 26 Nº 5 pp. 463-470 Fecha: 1995. Elsevier Science, Reino Unido

Congresos internacionales

· Sonia Lopez∗, Oscar Garnica†, David H. Albonesi. Steven Dropsho, Juan Lanchares, Jose I. Hidalgo. Adaptive Cache Memories for SMT Processors. 13th euromicro conference on digital systems design dsd 2010, lille grance, 1-3 septiembre 2010

· Colmenar JM, Garnica O, Lanchares J, Hidalgo IJ. Simulating a LAGS Processor to Consider Variable Latency on L1 D-Cache. Summer Computer Simulation Conference 2010 (SCSC'10). Vol 1. Ottawa, Canadá: Society for Modeling and Simulation International; 2010. p. 56-63.

· Colmenar JM, Risco-Martin JL, Atienza D, Garnica O, Hidalgo JI, Lanchares J. Improving Reliability of Embedded Systems through Dynamic Memory Manager Optimization using Grammatical Evolution. In: Genetic and Evolutionary Computation Conference (GECCO) 2010. Portland (OR), EE.UU.: Association for Computing Machinery, Inc. (ACM); 2010. p. 1227-34.

· José L. Risco-Martín, J. Ignacio Hidalgo, David Atienza, Juan Lanchares, Oscar Garnica. Mixed Heuristic and Mathematical Programming Using Reference Points for Dynamic Data Types Optimization in Multimedia Embedded Systems. Proceedings of the 11th Annual conference on Genetic and evolutionary computation GECCO 2009. Pg 1601-1608. ISBN:978-1-60558-325-9. Montreal, Québec, Canada

· J. Lanchares, J.I. Hidalgo and F. Fernández. A Review of Bioinspired CAD Tools for Hardware Design. The 1ST International Workshop On Parallel Architectures and Bioinspired Algorithms, WPABA 2008 pp.1-4 Octubre 2008. Toronto Canadá

· José L. Risco-Martín, J. Ignacio Hidalgo, Oscar Garnica, Juan Lanchares and David Atienza. Particle Swarm Optimization of Memory usage in Embedded Systems. The 1ST International Workshop On Parallel Architectures and Bioinspired Algorithms, WPABA 2008 .Pp31-39.Toronto. Canada 2008

· José L. Risco-Martín, J. Ignacio Hidalgo, David Atienza, Juan Lanchares. Design Flow of Dynamically-Allocated Data Types in Embedded Applications Based on Elitist Evolutionary Computation Optimization. DSD EuroMicro 2008. (September 3-5, 2008, University of Parma, Parma, Italy)

· José L. Risco-Martín, *Saurabh Mittal, David Atienza, J. Ignacio Hidalgo, Juan Lanchares .Optimization of Dynamic Data Types in Embedded Systems using DEVS/SOA-based Modeling and Simulation. The Third International ICST Conference on Scalable Information Systems (INFOSCALE 2008). June 4-6, Vico Equense .Napoles.2008

· Ignacio Hidalgo, José L. Risco-Martín, David Atienza, Juan Lanchares . Analysis of Multi-Objective Evolutionary Algorithms to Optimize Dynamic Data Types in Embedded Systems. GECCO 2008. 12-18 Julio. Atlanta, Georgia. 2008

· José L. Risco-Martín, J. Ignacio Hidalgo, Juan Lanchares, Oscar Garnica. Solving Discrete Deceptive Problems with EMMRS. Genetic and Evolutionary Computation Conference (GECCO 2008) . 12-18 Julio. Atlanta, Georgia. 2008

· J. M. Colmenar,N. Morón, O. Garnica, J. Lanchares, J. I. Hidalgo. Modelling Asynchronous Systems using Probability Distribution Functions. Euromicro conference on parallel, distributed and network - based processing (PDP 2008). Publicado por: IEEE Computer Society.

· J.I.Hidalgo, F.Fernandez-de Vega, J. Lanchares, D. Lombraña-González
Is the Island Model Fault Tolerant? Second Workshop on Parallel Bioinspired Algorithms. GECCO 2007. pp 2737-2744.2007

· D.Atienza, C.Baloukas, L. Papadopoulos, C.Poucet, S.Mamagkakis, J. I. Hidalgo, F.Catthoor, D. Soudris, J.Lanchares. Optimization of Dynamic Data Structures in Multimedia Embedded Systems Using Evolutionary Computation. 10th ACM International Workshop on Software & Compilers for Embedded Systems (SCOPES) .2007

· S.López Alarcón, D.H.Albonesi, S.Dropsho, O. Garnica, J. Lanchares. Dynamic Capacity-Speed Tradeoffs in SMT Processor Caches. HIPEAC 2007. Lecture Notes in Computer Science (LNCS), ISSN: 0302-9743. 2007

· G.Miñana, J. I. Hidalgo, O. Garnica, J. Lanchares, J. Manuel Colmenar, and S. López. A Technique to reduce Static and Dynamic Power of Functional Units in High-Performance Processors. PATMOS 2006. Lecture Notes in Computer Science (LNCS), ISSN: 0302-9743. Vol. 4148, pp. 514-523, Springer-Verlag Heidelberg. 2006

· J. M. Colmenar, O. Garnica, J. Lanchares, J. I. Hidalgo, G.Miñana. Sim-Async: an Architectural Simulator for Asynchronous Processor Modeling using Distribution Functions. Euro-Par 2006. Lecture Notes in Computer Science (LNCS), ISSN: 0302-9743. Vol. 4128, pp. 495-505. Springer-Verlag Heidelberg, 2006

· J.M. Colmenar, O.Garnica, J.Lanchares, J.I.Hidalgo, and G. Miñana. Comparing the Performance of a 64-bit Fully-Asynchronous Superscalar Processor versus its Synchronous Counterpart. Euromicro symposium on Digital System Design (DSD 2006). Croacia 2006

· J.M. Colmenar, O. Garnica, J.Lanchares, J.I. Hidalgo, and G.Miñana. A Power-Aware Technique for Functional Units in High-Performance Processors. Euromicro symposium on Digital System Design (DSD 2006). Croacia 2006

· G.Miñana, O.Garnica, J.I.Hidalgo, J.Lanchares, J.M.Colmenar. Power reduction of superscalar processor functional units by resizing adder-width. PATMOS 2005. Lecture Notes in Computer Science (LNCS), ISSN: 0302-9743. Vol. 3728, pp. 40-48, Springer-Verlag Heidelberg. 2005

· J.M. Colmenar, O.Garnica, S.López, J.I.Hidalgo, J.Lanchares, R.Hermida. Empirical characterization of latency of long asynchronous pipelines with data-dependent module delays. Euromicro Conference on Parallel, Distributed and Network - Based Processing (PDP 2004). ISBN: 0-7695-2083-9, pp. 112-119. Coruña, febrero 2004

· J.I. Hidalgo, F.Fernandez, J.Lanchares, J.M.Sánchez, R.Hermida, M.Tomassini, R.Baraglia, R.Perego, O.Garnica. Multi-FPGA systems synthesis by means of evolutionary computation. Genetic and Evolutionary Computation Conference GECCO 2003. Lecture Notes in Computer Science (LNCS), ISSN: 0302-9743. Vol. 2724, pp. 2109-2120. Springer-Verlag Heidelberg. 2003

· S.López, O.Garnica, J.I.Hidalgo, J.Lanchares, R.Hermida. Power-consumption reduction in asynchronous circuits using delay path unequalization. PATMOS 2003. Lecture Notes in Computer Science (LNCS) ISSN: 0302-9743. Vol. 2799 pp. 151-160. Spriger-Verlag. 2003

· J.I.Hidalgo, M.Prieto, J.Lanchares, R.Baraglia, F.Tirado, O.Garnica. Hybrid parallelization of a compact genetic algorithm. Euromicro Conference on Parallel, Distributed and Network-Based Processing. (PDP 2003). pp. 449-455. Génova, Italia, Febrero 2003

· O.Garnica, J.Lanchares, R.Hermida. A new methodology to design low-power asynchronous circuits. PATMOS 2002. Lecture Notes in Computer Science (LNCS), ISSN: 0302-9743. Vol. 2451, pp. 108 – 117. Springer Verlag. 2002

· J.de Vicente, J.Lanchares, R.Hermida. FPGA Placement by Thermodynamic Combinatorial Optimization. DATE 2002. pp 54-60.Paris, 2002

· A.Ibarra, J.Lanchares, J.M. Mendias, J.I. Hidalgo, R.Hermida. Transformation of equational specification by means of genetic programming. European Conference on Genetic Programming (EuroGP). Lecture Notes in Computer Science (LNCS), ISSN: 0302-9743. Vol. 2278, pp 248- 257. Springer Verlag. 2002

· J.I.Hidalgo, J.Lanchares, A.Ibarra, R.Hermida. A Hybrid evolutionary algorithm for multi-FPGA system design. Euromicro Symposium on Digital System Design (DSD 2002). pp. 60-67. Alemania, septiembre 2002

· A.Ibarra, J.M.Mendías, J.Lanchares, J.I.Hidalgo, R. Hermida. Optimization of equational specifications using genetic techniques. Euromicro Symposium on Digital System Design (DSD 2002). pp. 252-258. Alemania, septiembre 2002

· J. Ignacio Hidalgo, J.Lanchares, R.Hermida, A.Ibarra. A genetic approach for graph partitioning. An application to multi FPGA systems. 6th World Multi Conference on Systemics, Cybernetics and Informatics (ISAS-SCI 2002). pp 63-68. Florida, Julio 2002

· O.Garnica, J.Lanchares, R.Hermida. Optimization of asynchronous delay-insensitive pipeline latency using stage reorganization and optimal stage parameter estimation. 2nd International Conference on Application of Concurrency to System Design. (ACSD 2001). pp. 167-178. Reino Unido, Fecha: 2001

· F.Sáenz, A. Ibarra, J.Lanchares, J.I.Hidalgo. Pipelined Genetic Architecture with Fitness on the Fly. Euromicro symposium on Digital System Design (DSD 2001). ISBN: 0-7695-1239-9, pp. 382-385. Varsovia, 2001.

· J.I.Hidalgo, R.Baraglia, R.Perego, J.Lanchares, F.Tirado. A parallel compact genetic algorithm for multi-fpga partitioning. Euromicro Workshop on Parallel and Distributed Processing (PDP 2001). ISSN 1066-6192, pp. 113-120. Italia, febrero 2001

· O.Garnica, J Lanchares, R Hermida. A pseudo delay insensitive timing model to synthesizing low-power asynchronous circuits. DATE 2001. pp. 810. 2001

· J de Vicente, J. Lanchares, R. Hermida. Adaptive FPGA placement by natural optimization. IEEE/IFIP International Workshop on Rapid System Prototyping (RSP’2000). pp. 188-193. 2000

· O.Garnica, J.Lanchares, R.Hermida. Fine-grain asynchronous circuits for low-power high performance DSP implementation. IEEE workshop on signal processing systems. Design and implementation (IEEE SIPS 2000). pp. 519-528.2000

· J.I. Hidalgo, J.Lanchares, R. Hermida. Partitioning and placement for multi-fpgas systems using genetic algorithms. EUROMICRO 2000. ISSN 1089-6503, pp. 204-211. Mastrich. Septiembre 2000

· J.I.Hidalgo, M.Prieto, J.Lanchares, F.Tirado, B de Andrés, S.Esteban, D.Rivera. A method for model parameter identification using parallel genetic algorithms. Parallel Virtual Machine / Message Passing Interface (PVM/MPI). Lecture Notes in Computer Science (LNCS), ISSN: 0302-9743.Vol.1697, pp. 291- 298. Springer -Verlag Heidelberg. 1999

· J I. Hidalgo, J.Lanchares, R.Hermida. Graph partitioning methods for multiple fpga systems and reconfigurable hardware based on genetics algorithms. Genetic and Evolutionary Computation Conference (GECCO’99). pp 357-358. 1999

· J de Vicente, J Lanchares, R. Hermida. Placement Optimization Based on Global Routing Updating for System Partitioning onto Multi-FPGA Mesh Topologies. Field-Programmable Logic and Applications (FPL). Lecture Notes in Computer Science (LNCS) ISSN: 0302-9743. Vol. 1673 , pp. 91 – 100. Springer Verlag. 1999

· J.I.Hidalgo, M.Prieto, J.Lanchares, F.Tirado. A parallel genetic algorithms for solving the partitioning problem in multi-FPGAs systems. 3rd international meeting on vector and parallel processing (VECPAR 98) pp. 717-722. Junio 1998

· J.de Vicente, J.Lanchares, R.Hermida. RSR: A new Rectilinear Steiner minimum tree approximation for FPGA placement and global routing. EUROMICRO’98. ISBN 0-8186-8646-4, pp. 192-195. Suecia, Agosto 98

· J.de Vicente, J.Lanchares. FPGA probabilistic placement avoiding routing congestion by evolution programs. International ICSC Symposium on Engineering of Intelligent Systems (EIS’98). Actas de congreso, ISBN 3-906454-11-8, pp. Tenerife, Febrero 1998

· O.Garnica, J.Lanchares. Semi-custom asynchronous circuits design using a new ternary cmos cell library. Congreso de diseño de circuitos integrados (DCIS’98). ISBN: 84-606-8345-7, pp. 692-698. Madrid, 1998

· O.Garnica, J.Lanchares, J.M.Sánchez Pérez. Finite state machine optimization using genetic algorithms. IEEE /IEE international conference on Genetic Algorithms in engineering systems: innovations and applications. (GALESIA’97). pp. 283-289.Glasgow. 1997

· J.I.Hidalgo, J.Lanchares. Functional partitioning for hardware-software codesign using genetic algorithms. EUROMICRO 97. ISBN: 0-8186-8129-2, pp. 631-638, Budapest. 1997

· JM.Sánchez, J.Lanchares. Multilevel logic synthesis using algorithm based on natural processes. IEEE 20th International Conference On Microelectronics. (MIEL’95). IEEE catálogo Nº 95TH8108. pp. 823-828. Serbia. 1995

· J.Lanchares, J.M.Sánchez, O.Garnica. Area Optimization for Multilevel Logic using the Simulated Annealing Algorithm. International Conference Modelling, Identification and Control (IASTED’94). ISBN: 0-88986-183-8, pp. 204-207. 1994

· J.M.Sánchez, J.Lanchares, J.L.Imaña. A control unit for a Prolog coprocessor. International Conference Modelling, identification and control. (IASTED’93). ISBN: 3-7153-0003-5, pp. 383-384, Innsbruck. 1993

· J.M. Sanchez, J.L.Imaña, J.Lanchares. Specification and synthesis of an ALU in VHDL. International Conference Modelling, Identification and Control (IASTED’93). ISBN 3-7153-0003-5, pp. 385-386.1993

Congresos nacionales

· Colmenar JM, Risco-Martin JL, Atienza D, Garnica O, Hidalgo JI, Lanchares J. Gramáticas evolutivas aplicadas a la optimización de gestores de memoria dinámica. In: Campos V, Duarte A, Gallego M, Gortázar F, Martí R. editors. VII Congreso Español sobre Metaheurísticas, Algoritmos Evolutivos y Bioinspirados, MAEB 2010. 2010. p. 499-506.

· S.López, J.Lanchares, O.Garnica y J.I.Hidalgo. Predicción híbrida de la configuración de caches dinámicas en procesadores SMT MCD. CEDI 2007 Zaragoza. 11 al 14 de septiembre

· J.I. Hidalgo, D. Atienza1, S. Belmar, C. M. González, P. Virseda, J. Lanchares, F. Fernández. Un Algoritmo Genético Multi-Objetivo para la Optimización de Memoria Dinámica en Sistemas Empotrados. MAEB 2007

· S. López, T. Orell, C. Bullosa, O. Aragón, J. Lanchares, O. Garnica. Estudio de los canales de comunicación en una arquitectura SMT – GALS. XVII Jornadas de Paralelismo. Septiembre de 2006

· G.Miñana, O. Garnica, J.I.Hidalgo, J.Lanchares. Adaptación de un Simulador de Potencia para Unidades Funcionales en Procesadores de Alto rendimiento. Congreso Español de Informática (CEDI 2005). Pp: 293-300; Granada; septiembre 2005;

· J.M.Colmenar, O.Garnica, J.I.Hidalgo, J.Lanchares. Técnica de estimación del rendimiento de pipelines asíncronos. XIV Jornadas de Paralelismo. pp1-6 .Madrid, 2003

· A.Ibarra,J.Lanchares, J.Mendias, J.I. Hidalgo,R.Hermida. Transformación de especificaciones ecuacionales mediante computación evolutiva. Primer congreso español de algoritmos evolutivos y bioinspirados (AEB’02). Pp: 382-387. Mérida, febrero de 2002

· F.Fernandez, J.I.Hidalgo, J.Lanchares, J.M.Sanchez, R.Hermida, M.Tomassini. Síntesis de sistemas multi-fpga mediante computación evolutiva. Primer congreso español de algoritmos evolutivos y bioinspirados (AEB’02). pp 153-160. Mérida, febrero de 2002

· J.I.Hidalgo, F. Fernandez, J.Lanchares, J.M.Sánchez. Diseño de sistemas Multi-FPGA mediante algoritmos genéticos y programación genética. Seminario anual de automática, electrónica industrial e instrumentación (SAAEI ’02). pp: 515-518. Madrid, 2002

· J.I. Hidalgo, J.Lanchares, R.Hermida, A. Ibarra. Un método de ubicación y evaluación de pines para sistemas multi FPGA. I Jornadas Sobre Computación Reconfigurable y Aplicaciones . pp. 82-88. Alicante; Septiembre 2001

· J.I.Hidalgo, J.Lanchares, R. Hermida, F.Tirado.. Un algoritmo genético compacto paralelo para la resolución de problemas de partición y ubicación en sistemas mfpga. XI Jornadas de Paralelismo. pp. 253-258. Granada, Septiembre 2000

· J.I.Hidalgo, M.Prieto, J.Lanchares, R.Hermida . Un algoritmo genético paralelo para la resolución del problema de la partición en sistemas Multi-FPGA. IX Jornadas de Paralelismo. Actas de congreso; pp. 349-355. San Sebastián, Septiembre 1998

· J.Lanchares, J.L.Imaña, J.M.Sánchez. Estudio de funciones de coste para la síntesis de circuitos lógicos multinivel. X Congreso de Diseño de Circuitos Integrados. Zaragoza.1995

· J.L.Imaña, J.M.Sánchez, J.Lanchares . Utilización de grafos para la verificación de circuitos lógicos. X Congreso de Diseño de Circuitos Integrados. Zaragoza. 1995.

· J.Lanchares, J.M.Sánchez . Un Método para la Optimización de Área de Circuitos Lógicos Multinivel. IX Congreso de Diseño de Circuitos Integrados. pp. 111-116. Maspalomas. 1994

· J.Lanchares, J.M. Sánchez. Minimización de área de circuitos lógicos multinivel utilizando algoritmos genéticos. IX Congreso de Diseño de Circuitos Integrados. pp. 92-102. Maspalomas. 1994.

· J.Lanchares, J.M.Sánchez, J.L.Imaña . Diseño de una Unidad de Control utilizando VHDL. VIII Congreso de Diseño de Circuitos Integrados. pp. 111-116;. Málaga, 1993

· J.Lanchares, J.M.Sánchez, J.L.Imaña. Diseño de una Unidad de Control usando VHDL. XV Escuela de Verano de Informática. Murcia. 1993

· J.M. Sánchez, J.L.Imaña, J.Lanchares. J.Gonzalez. Diseño e Implementación de los elementos básicos de un dispositivo lógico programmable. VI Congreso de Diseño de Circuitos Integrados. Actas de congreso; pp. 479-483. Santander. 1991

CONTACTO

Juan Lanchares Dávila

Facultad de Informática

Universidad Complutense de Madrid

C/ Profesor José Garcia Santesmases S/N

28040 Madrid

E-mail: julandan@dacya.ucm.es

Tfn: +34 91 394 7542

Fax: +34 91 394 7527